CPO et interconnects optiques — quand la lumière remplace le cuivre dans les datacenters IA

En bref

Les clusters IA modernes connectent des dizaines de milliers de GPU : entre eux circulent des flots de données colossaux, à des débits que le cuivre ne peut plus assurer sans consommer des dizaines de mégawatts en pure perte. Le Co-Packaged Optics (CPO) est une rupture d’architecture : au lieu de placer les émetteurs-récepteurs optiques dans des boîtiers enfichables séparés, on les intègre physiquement dans le même package que l’ASIC de commutation ou l’accélérateur. Résultat : les pertes électriques passent de 22 dB à 4 dB, la consommation par port chute de plus de 70 %, et la densité de bande passante disponible à la périphérie de la puce augmente d’un ordre de grandeur. Broadcom, Nvidia, Ayar Labs, Lightmatter et Celestial AI ont tous annoncé des produits CPO en 2025-2026. Le marché est estimé à 20 milliards de dollars d’ici 2036, avec un taux de croissance annuel de 37 %.

Le mur du cuivre : un problème physique, pas logiciel

Imaginez un hôpital dont les couloirs sont dimensionnés pour le trafic des années 1990. Les médecins, les infirmières et les brancards se croisent, se bloquent, s’attendent. Agrandir les salles d’opération ne résout rien si les couloirs restent étroits. C’est exactement la situation des datacenters IA en 2025 : les GPU sont de plus en plus puissants, mais la voirie qui les relie — les interconnexions cuivre — crée des embouteillages que la puissance brute ne peut pas compenser.

Trois limites physiques convergent :

L’atténuation du signal à haute fréquence. Au-delà de 112 gigabits par seconde par lane, les pertes électriques dans les cartes de circuit imprimé et les connecteurs explosent. Sur une liaison à 200 Gb/s/lane — la vitesse des produits CPO actuels —, la perte dans un système à transceivers enfichables classiques atteint 22 dB. Un système CPO intégré ramène cette perte à 4 dB. Source : NVIDIA Technical Blog, 2025.

La consommation des transceivers enfichables. Un transceiver 800G dans son boîtier OSFP standard consomme 15 à 30 watts. Pour un cluster d’un million de GPU (chacun nécessitant six ports réseau), la puissance dédiée aux seuls transceivers dépasse 180 mégawatts — une centrale électrique entière pour la tuyauterie optique. Source : SemiAnalysis 2025, tokenring/FinancialContent.

La densité de bande passante au bord du chip. Les connexions cuivre sont physiquement limitées par le périmètre de la puce (le “shoreline”). Les solutions CPO atteignent 1 à 2 térabits par seconde par millimètre de shoreline en 2025. Source : EE Times OFC 2025.

À l’échelle des racks IA actuels, qui approchent les 100 kilowatts de densité, les interconnexions consommaient jusqu’à 30 % de la puissance totale des clusters début 2025. Le CPO vise à réduire cette “taxe optique” de plus de 80 % selon les déploiements pilotes de fin 2025. Source : tokenring/wral.

En clair : le cuivre fonctionne bien jusqu’à une certaine vitesse. Au-delà, chaque gigabit supplémentaire par seconde coûte de plus en plus d’énergie pour compenser les pertes. Le CPO contourne ce mur en remplaçant les électrons par des photons — des particules de lumière qui ne se dissipent pas dans le cuivre.

Silicon photonics : fabriquer de l’optique comme du silicium

Avant de comprendre le CPO, il faut saisir la brique de base qui le rend possible : le silicon photonics (SiPh), ou photonique sur silicium.

L’idée est séduisante dans sa simplicité : utiliser les mêmes procédés de fabrication que pour les puces électroniques classiques (technologie CMOS) pour graver des composants optiques directement dans le silicium. Au lieu de transistors qui commutent des électrons, on fabrique des guides d’ondes qui acheminent des photons, des modulateurs qui encodent les données sur un faisceau lumineux, et des photodetecteurs qui reconvertissent la lumière en signal électrique.

Vocabulaire

• SiPh (Silicon Photonics) : technologie de fabrication de composants optiques — guides d’ondes, modulateurs, photodetecteurs — intégrés dans une puce de silicium via les procédés CMOS standards.
• PIC (Photonic Integrated Circuit) : puce photonique intégrée, l’équivalent optique d’un circuit intégré électronique.
• Lane : voie individuelle de transmission — un canal d’une liaison multi-voies. “200 Gb/s par lane” signifie 200 gigabits par seconde sur chaque voie.
• Shoreline : périmètre d’une puce disponible pour les connexions entrantes/sortantes. La densité de bande passante se mesure en Tbps/mm de shoreline.

Les composants photoniques clés

Quatre briques constituent un système SiPh pour datacenter :

Les modulateurs encodent les données numériques sur un faisceau lumineux continu. Deux familles s’affrontent :

• Les modulateurs Mach-Zehnder (MZM) : robustes thermiquement, large bande passante, mais plus gourmands en énergie (5 à 10 pJ/bit). Utilisés par les premières générations Broadcom et Intel.
• Les modulateurs à anneaux résonants (micro-ring modulators, MRM) : très efficaces (1 à 2 pJ/bit pour le modulateur seul), mais sensibles aux variations de température — un écart de quelques degrés décale la résonance de l’anneau et coupe le signal. Nvidia Quantum-X les adopte pour leur efficacité énergétique, au prix d’un contrôle thermique actif précis.

Les lasers posent un défi particulier : le silicium est un mauvais émetteur de lumière (gap électronique indirect). Deux stratégies coexistent :

• Laser externe : source lumineuse séparée, injectée dans la puce photonique par un coupleur. Avantage : on peut la remplacer sans démonter le package. Exemple : le SuperNova d’Ayar Labs, qui émet 16 longueurs d’onde simultanées via multiplexage WDM.
• Hétéro-intégration III-V : collage direct de matériaux InP ou GaAs — qui émettent facilement de la lumière — sur le wafer de silicium. Piste de recherche active, pas encore en production de masse.

Les photodetecteurs convertissent la lumière en courant électrique. Le germanium-sur-silicium (Ge-on-Si) est la solution dominante : compatible CMOS, efficace dans la fenêtre spectrale 1310-1550 nm utilisée par les systèmes CPO.

Les guides d’ondes, coupleurs et multiplexeurs forment la plomberie optique : ils acheminent la lumière d’un composant à l’autre, divisent les faisceaux, et séparent les longueurs d’onde.

TSMC COUPE : le fabricant entre dans le jeu

TSMC a développé la plateforme COUPE (Compact Universal Photonic Engine), un système d’intégration de PIC sur substrat CoWoS (Chip on Wafer on Substrate). L’architecture s’articule en trois composants : COUPE (ASIC logique intégré sur photonique via SoIC), COI (Complementary Optical Interconnect) et iFAU (Integrated Fiber Array Unit). La qualification COUPE pour les systèmes pluggables avancés a eu lieu en 2025 ; l’intégration complète en mode CPO sur CoWoS est prévue pour 2026. Sources : TrendForce/SEMICON Taiwan, septembre 2025 ; 3D InCites, octobre 2025.

En clair : le silicon photonics fabrique des “circuits imprimés pour la lumière” en réutilisant les usines de puces électroniques. C’est ce qui rend le CPO économiquement viable : pas besoin de chaîne de fabrication entièrement nouvelle.

CPO : intégrer l’optique dans le package

Le silicon photonics est la technologie. Le Co-Packaged Optics (CPO) est l’architecture de packaging qui l’exploite. Comprendre la différence entre les trois générations d’architecture optique est essentiel pour lire les annonces constructeurs.

Vocabulaire

• Pluggable optics : transceiver optique dans un boîtier standardisé (QSFP, OSFP) qui s’enfiche dans un port frontal du switch. Interchangeable à chaud, mais connecté à l’ASIC via un long trajet électrique sur PCB.
• NPO (Near-Package Optics) : moteur optique monté sur la carte à quelques centimètres de l’ASIC, hors du package. Réduit les pertes PCB mais ne supprime pas la pénalité électrique liée à la traversée du boîtier.
• CPO (Co-Packaged Optics) : moteur optique intégré physiquement dans le package de l’ASIC, sur le même substrat — interposeur silicium ou organique. Connexion électrique ultra-courte entre l’ASIC et le moteur optique.

Sources : APNIC Blog (deep dive CPO, mai 2025) ; NVIDIA Technical Blog (2025) ; Broadcom press release (TH6, octobre 2025).

Métriques pJ/bit : lire les chiffres des constructeurs

Le picojoule par bit (pJ/bit) est l’unité standard d’efficacité énergétique pour les interconnexions. Un système qui consomme 1 pJ/bit utilise 1 picojoule d’énergie pour transmettre un bit d’information. Plus c’est bas, mieux c’est.

Voici les valeurs triangulées à partir de sources multiples :

Une nuance importante : les valeurs pJ/bit annoncées par les constructeurs se réfèrent parfois au seul modulateur optique, sans le laser, le driver électronique ni le DSP. Le coût énergétique d’un port complet est systématiquement plus élevé. La comparaison honnête porte sur le port complet, pas sur le composant isolé.

En clair : le CPO ne se contente pas de remplacer le cuivre par de la lumière. Il supprime les longs trajets électriques sur carte de circuit imprimé — source principale de pertes — en plaçant l’émetteur-récepteur optique à quelques millimètres de l’ASIC, à l’intérieur du même boîtier.

Les acteurs : qui construit le CPO en 2025-2026

Cinq acteurs ont annoncé des produits CPO concrets, avec des architectures radicalement différentes. Ce n’est pas une course à qui arrive en premier, mais à qui propose la meilleure intégration pour chaque cas d’usage.

Broadcom — Tomahawk 6 Davisson : le CPO pour les switchs Ethernet

Broadcom est le pionnier industriel du CPO sur switch Ethernet, avec déjà deux générations déployées.

TH5-Bailly CPO (2024, 51,2 Tbps) : deuxième génération, sert de référence baseline pour les comparaisons sectorielles à ~5,5 pJ/bit.

TH6-Davisson CPO (annoncé octobre 2025, en livraison) : troisième génération. 102,4 térabits par seconde de bande passante totale, 200 Gbps par lane. Consommation par port 800G : ~3,5 W, contre ~5,4 W pour le TH5 CPO et plus de 9 W pour un pluggable classique — soit une réduction supérieure à 70 %. Innovation clé du TH6 : les modules laser sont remplaçables sur le terrain (field replaceable) depuis le panneau avant, sans démonter le switch. C’est une rupture opérationnelle majeure par rapport aux générations précédentes où la panne laser nécessitait le remplacement de l’équipement complet. Sources : Broadcom press release, NextPlatform, StorageReview.

Une quatrième génération Broadcom à 400 Gbps par lane est en développement. [roadmap, vendor claim]

Nvidia — Quantum-X Photonics et Spectrum-X Photonics

Nvidia entre dans le CPO par ses propres switchs InfiniBand et Ethernet, annoncés à GTC 2025.

Quantum-X Photonics (InfiniBand scale-out, disponible début 2026) : 115 Tbps de bande passante totale, 144 ports × 800 Gb/s. Architecture : ASIC Quantum-X800 (procédé TSMC 4N, 107 milliards de transistors) associé à six composants optiques intégrant 18 moteurs photoniques. Utilise des modulateurs à anneaux résonants à 200 Gbps par lane. Efficacité : 3,5 fois moins énergivore qu’un switch à transceivers enfichables ; 9 W par port CPO contre 30 W par port pluggable. Source : NVIDIA Newsroom, NVIDIA Technical Blog.

Spectrum-X Photonics (Ethernet scale-out, H2 2026 [roadmap]) : deux modèles — SN6810 à 102,4 Tbps (128 ports × 800G) et SN6800 à 409,6 Tbps (512 ports × 800G). Source : NVIDIA Newsroom.

Nvidia a également annoncé à GTC 2026 le CPO pour NVLink scale-up avec les switchs Feynman NVLink 8 CPO en 2028. Jensen Huang a précisé : “Il y aura aussi du cuivre en scale-up.” Les deux technologies coexisteront. Source : HPCwire, mars 2026. [roadmap, vendor claim]

Ayar Labs — TeraPHY : le chiplet optique UCIe

Fondée en 2016 comme spin-off du MIT, Ayar Labs adopte une stratégie différente : ne pas faire un switch CPO, mais un chiplet optique interopérable via l’interface UCIe (Universal Chiplet Interconnect Express) que n’importe quel concepteur de puce peut intégrer dans son design.

TeraPHY : chiplet optique 8 Tbps utilisant des modulateurs à anneaux résonants. Source lumineuse : SuperNova, laser externe émettant 16 longueurs d’onde WDM, séparable du package pour faciliter la maintenance.

À l’OFC 2025, Ayar Labs a annoncé le “premier chiplet optique UCIe au monde” atteignant 8 Tbps. Partenariat notable avec Alchip (démonstration à TSMC OIP 2025) : plus de 100 Tbps de bande passante scale-up par accélérateur, plus de 256 ports optiques scale-up par device — ciblant des clusters de 1 000 à 10 000 GPU dans un seul domaine optique. Sources : Ayar Labs press release, Semiwiki, EE Times OFC 2025.

En mars 2026, Ayar Labs a levé 500 millions de dollars pour passer à la production de masse de chiplets CPO, avec des investisseurs incluant AMD, MediaTek et Alchip. Un partenariat avec Wiwynn a également été annoncé pour des systèmes rack-scale optiquement connectés. Sources : The Register mars 2026, Semiconductor Today mars 2026.

Lightmatter — Passage : l’interposeur photonique actif

Fondée en 2017 au MIT, Lightmatter adopte l’architecture la plus ambitieuse : non pas un transceiver CPO, mais un interposeur photonique actif qui s’intercale entre les chiplets logiques comme un tissu d’interconnexion optique 3D.

Passage M1000 (annoncé mars 2025, disponible été 2025 [early]) : “3D Photonic Superchip”, interposeur multi-reticle actif permettant d’assembler des dies de grande taille. Bande passante optique totale : 114 Tbps. Présenté au Hot Chips 2025. Sources : Lightmatter press release, ServeTheHome Hot Chips 2025.

Passage L200 et L200X (2026) : solutions CPO 3D ciblant les XPUs et switchs hyperscaler. Bandes passantes annoncées : 32 Tbps (L200) et 64 Tbps (L200X). Lightmatter revendique l’équivalent de 40 transceivers pluggables dans un seul package L200, et une réduction de 2,7× du temps d’entraînement versus le cuivre. Source : Lightmatter press release. [vendor claim — non triangulé indépendamment]

Celestial AI / Marvell — Photonic Fabric : l’optique dans la puce elle-même

Celestial AI, fondée vers 2020, pousse l’intégration encore plus loin : l’optique est intégrée dans la puce elle-même (in-die), pas sur un interposeur séparé.

Photonic Fabric Module (présenté Hot Chips août 2025 [early]) : premier SoC avec optique in-die. Architecture : ASIC 5 nm TSMC (switch 8 Tbps + contrôleurs HBM3e + DDR5) + interposeur photonique PIC + 2 stacks HBM3e + FAU — package 2,5D. Connectivité optique : 7,2 Tbps. Une version chiplet scale-up annonce 16 Tbps dans un seul chiplet, soit “10 fois la capacité des ports scale-out 1.6T actuels” [vendor claim]. Sources : ServeTheHome Hot Chips 2025, Chiplet Marketplace.

Acquisition par Marvell (fin 2025) : Marvell rachète Celestial AI pour ~3,25 milliards de dollars (cash + actions). Revenue significatif attendu en seconde moitié de l’exercice 2028, avec un run rate cible de 1 milliard de dollars au 4e trimestre FY2029. L’intégration dans le portfolio Marvell de silicium custom pour hyperscalers donne à cette technologie une voie de déploiement directe. Sources : Marvell investor relations, Optics.org.

En clair : cinq acteurs, cinq architectures. Broadcom intègre le CPO dans ses switchs Ethernet. Nvidia l’intègre dans ses switchs InfiniBand et Ethernet. Ayar Labs propose un chiplet optique que d’autres puces peuvent embarquer. Lightmatter construit un interposeur optique 3D. Celestial AI (désormais Marvell) place l’optique directement dans la puce. Ces approches ne sont pas concurrentes au sens strict — elles ciblent des niveaux différents de la hiérarchie d’interconnexion.

Deux cas d’usage distincts : scale-out et scale-up

Comprendre les déploiements CPO réels exige de distinguer deux niveaux d’interconnexion dans les datacenters IA, qui ont des besoins différents.

Scale-out : relier les racks entre eux

Le scale-out désigne les connexions entre les nœuds — entre les serveurs dans un rack, entre les racks dans une salle, entre les salles dans un datacenter. C’est le terrain d’action des switchs réseau (Ethernet, InfiniBand). Les distances typiques vont de quelques mètres à quelques centaines de mètres.

C’est le marché le plus mature pour le CPO en 2025-2026. Les switchs Broadcom TH6-Davisson et Nvidia Quantum-X/Spectrum-X Photonics ciblent directement ce segment. Sur un cluster de 10 000 GPU, passer de 30 W/port à 9 W/port sur les switchs réseau représente une économie d’environ 25 à 30 mégawatts — un ordre de grandeur qui transforme la viabilité économique et environnementale des méga-clusters.

Scale-up : relier les GPU dans un même domaine

Le scale-up désigne les connexions à l’intérieur d’un même nœud ou entre un petit nombre de nœuds fortement couplés — typiquement NVLink entre GPU d’un même serveur ou d’un même fabric. Les distances sont beaucoup plus courtes (de quelques centimètres à quelques mètres), mais les débits requis sont extrêmes.

C’est le terrain d’action d’Ayar Labs et Lightmatter. Le partenariat Alchip + Ayar Labs vise des accélérateurs intégrant directement le chiplet TeraPHY, permettant une bande passante de plus de 100 Tbps par accélérateur sur des distances allant jusqu’à 100 m. Lightmatter Passage M1000 est présenté comme permettant de “connecter des milliers de GPU dans un seul domaine optique”.

En 2028, Nvidia prévoit d’introduire CPO dans ses switchs NVLink scale-up (Feynman NVLink 8 CPO), tout en maintenant certaines connexions cuivre — reconnaissant que l’optique ne remplace pas le cuivre pour toutes les distances. [roadmap, vendor claim] Source : HPCwire mars 2026.

En clair : le CPO scale-out (dans les switchs réseau) est commercial en 2025-2026. Le CPO scale-up (dans les packages GPU/accélérateurs) est en phase de démonstration et d’early deployment, avec une maturité industrielle attendue à partir de 2027-2028.

Défis techniques et verrous à lever

Le CPO n’est pas une technologie mature au sens industriel du terme. Plusieurs défis techniques conditionnent son déploiement massif.

Gestion thermique des composants optiques

Les modulateurs à anneaux résonants et les lasers sont sensibles à la température. Quand l’ASIC voisin chauffe sous charge, il faut maintenir les composants optiques dans une plage de température étroite (quelques degrés) pour que la résonance des anneaux reste stable. Cela nécessite des systèmes de contrôle thermique actif (boucles PID, actionneurs Peltier) qui ajoutent de la complexité et consomment de l’énergie supplémentaire.

Couplage fibre à grande échelle

Aligner des centaines ou des milliers de fibres optiques sur un interposeur photonique avec des tolérances de ±1 micromètre est un défi de fabrication en volume. L’iFAU (Integrated Fiber Array Unit) de TSMC vise à standardiser ce couplage, mais le rendement en production de masse reste un point critique non public. Source : TSMC COUPE architecture, TrendForce 2025.

Remplacement du laser en cas de panne

Le laser est le composant optique dont la durée de vie est la plus limitée. Dans une architecture CPO classique, une panne laser nécessiterait de remplacer l’ASIC entier — prohibitif. Broadcom TH6-Davisson résout partiellement ce problème en rendant les modules laser remplaçables sur le terrain depuis le panneau avant. Ayar Labs adopte une approche différente : le SuperNova laser externe reste séparé du chiplet TeraPHY, facilitant son remplacement sans toucher à l’ASIC.

Yield de fabrication

Intégrer des composants photoniques (sensibles aux défauts de surface, à la rugosité des guides d’ondes) et des composants logiques CMOS avancés sur le même substrat augmente la complexité du yield. L’architecture CoWoS + COUPE de TSMC sépare les procédés photoniques et logiques pour maximiser le rendement global — on fabrique les puces logiques et les PICs séparément, puis on les assemble. Source : 3D InCites, octobre 2025.

Capacité CoWoS chez TSMC

La capacité de packaging avancé CoWoS chez TSMC était en tension forte en 2024-2025 (demande H100/H200/Blackwell). L’expansion prévue en 2026 devrait libérer de la capacité pour les configurations CPO sur CoWoS, mais les délais restent une contrainte de déploiement réelle. Source : tokenring.

En clair : le CPO n’est pas “juste” remplacer un câble par de la fibre. C’est une chaîne d’intégration complexe — fabrication photonique, gestion thermique fine, assemblage précis, yield en volume — que l’industrie est en train de maîtriser, mais qui prendra encore 2 à 3 ans pour être pleinement industrialisée.

Timeline de déploiement : où en est-on vraiment

Le marché CPO global est estimé à une croissance CAGR de 37 % pour atteindre 20 milliards de dollars d’ici 2036. Source : IDTechEx, rapport Co-Packaged Optics 2026-2036.

En 2026, le statut général selon EDN est sans détour : le CPO scale-out (switchs) est en phase de qualification et début de déploiement commercial — “pretty natural for a leading-edge technology”. Le CPO scale-up (dans les packages GPU/accélérateurs) reste en phase POC et early deployment pour la majorité des acteurs.

Ce que le CPO ne remplace pas

Un point de démarcation important : le CPO pour datacenters IA n’a rien à voir avec la fibre optique télécom longue distance. Ces deux mondes utilisent de la lumière mais dans des contextes radicalement différents :

• Fibre télécom longue distance : liaisons monomodes DWDM (Dense Wavelength Division Multiplexing), amplificateurs Erbium (EDFA), distances de 100 à 10 000 km, débit par fibre de quelques Tbps, optimisation pour le coût par bit sur de très longues distances.
• CPO datacenter : liaisons de quelques centimètres à quelques centaines de mètres, intégration dans le package de la puce, optimisation pour la densité de bande passante et l’efficacité énergétique à l’échelle du rack ou du datacenter.

De même, le CPO est distinct de l’article networking haute performance, qui traite de NVLink (interconnect scale-up électrique intra-nœud) et d’InfiniBand/Ethernet classiques. Le CPO est la couche photonique qui remplace les transceivers électroniques dans ces mêmes liaisons — c’est une technologie transversale, pas une alternative aux protocoles réseau eux-mêmes.

En clair : le CPO n’est pas un nouveau protocole réseau. C’est une technologie de transmission physique — un remplacement de la couche physique — qui peut s’appliquer aux mêmes infrastructures NVLink, InfiniBand ou Ethernet, mais en utilisant la lumière au lieu des électrons sur les trajets les plus critiques.

Quelle architecture CPO pour quel besoin ?

Quelques heuristiques pour les équipes qui évaluent le CPO :

Ne pas confondre pJ/bit modulateur et pJ/bit système complet. Les chiffres des communiqués de presse citent souvent le modulateur seul. Pour une comparaison équitable, exiger le chiffre port complet (laser + driver + DSP + modulateur).

La maturité du TCO n’est pas encore établie. SemiAnalysis note qu’un switch CPO ne peut pas remplacer ses seuls transceivers défectueux — il faut changer le switch complet. Le coût total de possession dépend du taux de panne des lasers CPO sur la durée de vie du switch, une donnée qui n’existe pas encore en volume.

Le laser remplaçable est une variable clé. Broadcom TH6 et Ayar Labs TeraPHY l’ont résolu différemment ; Nvidia et Lightmatter ont des architectures moins claires sur ce point. Pour un opérateur, c’est un critère opérationnel majeur.

Ce qu’on retient en 2026

Le CPO n’est plus une curiosité de laboratoire. Broadcom livre des switchs CPO à 102,4 Tbps. Nvidia commercialise des switchs InfiniBand CPO. Des startups photoniques ont levé des centaines de millions de dollars pour passer à la production de masse. TSMC industrialise la plateforme COUPE pour intégrer l’optique dans ses packages CoWoS.

La transition vers le tout-optique dans les datacenters IA suit une logique inévitable : à mesure que les débits requis augmentent et que les clusters atteignent des centaines de milliers de GPU, l’énergie consommée par les interconnexions électriques devient insoutenable. Réduire cette dépense de plus de 70 % par port est un avantage économique et environnemental qui s’impose de lui-même.

L’horizon 2028 verra le CPO pénétrer le scale-up — les interconnexions directement dans les packages GPU/XPU, là où les débits sont les plus exigeants et les gains énergétiques les plus importants. D’ici là, la photonique silicium continue de descendre en coût par le volume, et les défis de yield, thermique et remplacement laser sont en cours de résolution industrielle.